Everspin公司在磁存儲(chǔ)器設(shè)計(jì)制造和交付到相關(guān)應(yīng)用中的知識(shí)和經(jīng)驗(yàn)在半導(dǎo)體行業(yè)中是獨(dú)一無(wú)二的。Everspin擁有超過(guò)600多項(xiàng)有效專(zhuān)利和申請(qǐng)的知識(shí)產(chǎn)權(quán)，在平面和垂直磁隧道結(jié)（MTJ）STT-MRAM位單元的開(kāi)發(fā)方面均處于市場(chǎng)領(lǐng)先地位。本篇文章everspin代理宇芯電子要介紹的是如何最大限度提高STT-MRAM IP的制造產(chǎn)量。
  
        鑄造廠需要傳統(tǒng)的CMOS制造中不使用的新設(shè)備，例如離子束蝕刻，同時(shí)提高M(jìn)TJ位單元的可靠性，以支持某些應(yīng)用所需的大（1Mbit?256Mbit）存儲(chǔ)器陣列密度。

        盡管STT-MRAM技術(shù)具有足夠的耐久性和讀/寫(xiě)等待時(shí)間，但對(duì)工藝變化的敏感性可能會(huì)導(dǎo)致可靠性問(wèn)題。MTJ位單元的缺點(diǎn)之一是讀取窗口小，即高阻狀態(tài)和低阻狀態(tài)之間的差異通常僅為2-3倍。結(jié)果感測(cè)MTJ位單元的值比sram位單元困難得多。

        STT切換是一個(gè)隨機(jī)過(guò)程。這意味著減少寫(xiě)電流可提高能效，但會(huì)增加寫(xiě)錯(cuò)誤的可能性，并降低良率。為了達(dá)到可接受的良率并保持現(xiàn)場(chǎng)可靠性，設(shè)計(jì)人員需要實(shí)施復(fù)雜的ECC解決方案。僅依靠冗余元素（例如額外的行或列）會(huì)導(dǎo)致較高的面積開(kāi)銷(xiāo)，并降低MRAM的密度優(yōu)勢(shì)。因此與傳統(tǒng)的CMOS存儲(chǔ)器技術(shù)不同，ECC和冗余機(jī)制的組合是克服MRAM的獨(dú)特隨機(jī)性和工藝變化相關(guān)制造挑戰(zhàn)的最佳方法。

        ECC數(shù)學(xué)表明，要達(dá)到一定的芯片故障率（CFR），代工廠必須達(dá)到的存儲(chǔ)器位故障率（BFR）在更大的陣列尺寸下變得越來(lái)越嚴(yán)格。假設(shè)對(duì)于64Mb存儲(chǔ)器陣列大小存在隨機(jī)缺陷，針對(duì)最嚴(yán)格的汽車(chē)ASIL-D級(jí)別（相當(dāng)于SoC級(jí)別FIT率為10）的應(yīng)用程序至少需要DECTED（雙錯(cuò)誤糾正，三錯(cuò)誤檢測(cè)）級(jí)別的ECC，如今，MTJ位單元的代工廠所能達(dá)到的BFR水平。雖然ECC方案可以更加寬松（例如SECDED-單錯(cuò)誤糾正，雙錯(cuò)誤檢測(cè)）以用于消費(fèi)類(lèi)應(yīng)用和/或較小的陣列尺寸，但是較大的陣列尺寸將需要更加復(fù)雜的ECC機(jī)制來(lái)滿足可接受的有缺陷零件的總體水平最終用戶的每百萬(wàn)（DPPM）。

可糾正錯(cuò)誤的類(lèi)型/ ECC方案	封存	決定
一個(gè)軟錯(cuò)誤或一個(gè)硬錯(cuò)誤	是	是
兩個(gè)硬錯(cuò)誤	沒(méi)有	是
一個(gè)軟錯(cuò)誤和一個(gè)硬錯(cuò)誤	沒(méi)有	是
兩個(gè)軟錯(cuò)誤	沒(méi)有	是

        為了最大程度地提高制造良率，存儲(chǔ)器BIST解決方案必須在存儲(chǔ)器陣列中利用額外的冗余元件，并提供復(fù)雜的ECC解決方案（支持DECTED）以保護(hù)芯片上更大的MRAM。
 
 
 關(guān)鍵詞：MRAM   STT-MRAM